![]()
せん断変形加工 (Equal Channel Angular Extrusion)
![]()
70% 冷間圧延
圧延接合されたCu-Nb金属複合材の焼鈍前後のCu層
カーネギーメロン大学のSamuel Lim氏とA.D.Rollett氏の厚意により転載を許可していただきました
![]()
ダマシン法により形成された配線。
例: J.-Y. Cho、K. Mirpuri、D. N. Lee、J.-K. An、J. A. Szpunar (2005年)。『Texture investigation of copper interconnects with a different line width. (線幅の異なる銅配線の組織研究)』Journal of Electronic Materials (電子材料誌) 第34号: p53-p61。
透過-EBSD (t-EBSD) を用いて分析した銅薄膜試料
![]()
FIBリフトアウトにより調製された銅薄膜試料から収集されたFSD像。薄くなっている中心領域に強い結晶コントラストが見られる。
![]()
薄くなった領域内の画像の質と逆極点図方位マップの組み合わせ
![]()
薄くなった部分の中央部の高倍率FSDイメージ
![]()
5 nmステップサイズで収集された、ほぼ同じ領域内の対応するIQ像と逆極点図方位マップ
銅の透過-EBSD (t-EBSD) スキャン
![]()
2.5 nmのステップサイズを用いたCuのt-EBSDスキャンのIQ像 (左) と逆極点図 (右)
モバイルコンピュータの高まる需要を満たすために、高性能なシステムへの確かなルートとして、三次元集積回路 (3次元IC) が登場しました。シリコン貫通電極 (TSV) は複数のデバイスレベルを単一のICに接続します。このアプローチによってエッジ配線要件が排除され、電気経路の長さが短くなり、より速いデバイス操作が可能になると同時に、電力消費も削減されます。銅めっき加工されたTSV (シリコン貫通電極) の信頼性は、3次元ICの製造工程で使用される成膜条件と熱負荷の両方に依存します。機器の寿命を最大限に延ばすには、成膜とアニーリング条件の両方を最適化することが重要です。
![]()
優先方位が見られない銅めっきTSV (シリコン貫通電極) の方位マップ
![]()
結晶粒に含まれるまたは結晶粒から排除された双晶境界を持つ銅めっきTSVの粒子マップ
![]()
信頼性を低下させる可能性のある、熱サイクル後の塑性ひずみの発達を示すKernel average misorientationマップ
研磨されたプリント基板のChI-Scan™分析下の結晶粒マップは銅の相 (左) とコバール相 (右) で、結晶粒径と形状を示すために結晶粒がランダムに色づけされています。銅の相は二峰性の結晶粒径分布を持ち、大きな結晶粒はコバールの接合界面に隣接し、小さな結晶粒はコバールの接合界面から遠くに位置します。これは2つの異なる成膜と結晶粒成長メカニズムが、成膜過程中に働いたことを示唆します。コバールの相はより均一な粒径分布を持ちます。両方の相の結晶粒分布を下に示します (右)。結晶粒の方位差の分析により、コバールの相が顕著な双晶形成を持つ (相内の結晶粒界の約50%) 一方、銅の相の双晶境界は遥かに少ない (約7%) ことが示されます。このタイプの詳細な分析には、ChI-Scan™による正確な相判定が必要になる場合があります。
![]()
銅の相に二峰性の結晶粒構造が見られる、銅の相 (左) とコバールの相 (右)のEBSD結晶粒マップ
![]()
銅とコバールの相の粒径粒分布
![]()
OIMを用いて分析された、銅ダマシン試験構造。マップは、同定された銅結晶粒の生データ (左)、標準のOIM双晶特定アルゴリズムとすべての双晶の除去を適用した結果 (中央)、および、整合双晶テストを適用した整合双晶のみの除去した結果 (右) を示します。
![]()
せん断押出し法により変形させた銅試料のin-situ加熱実験から、選択された個々のスキャンが示されます。